Xilinx ISE14.7是一款相當高效的實用型機械電子設(shè)計輔助工具，Xilinx ISE官方版便捷好用，支持用戶對電子設(shè)計的流程進行直觀性生產(chǎn)力增強，Xilinx ISE最新版功能全面，為您帶來了設(shè)計輸入、仿真、綜合、布局布線、生成BIT文件、配置以及在線調(diào)試等功能，是FPGA的必備的設(shè)計工具。相似軟件版本說明軟件地址Cruzr1.5.20190706.48 最新版查看GSKCC1.4 最新版查看minitab17.1查看對講機寫頻軟件綠色版查看

Xilinx ISE功能特色

　　Xilinx ISE14.7的主要功能包括設(shè)計輸入、綜合、仿真、實現(xiàn)和下載,涵蓋了可編程邏輯器件開發(fā)的全過程,從功能上講,完成CPLD/FPGA的設(shè)計流程無需借助任何第三方EDA軟件。

　　1、圖形或文本輸入(Design Entry)

　　圖形或文本輸入包括原理圖、狀態(tài)機、波形圖、硬件描述語言(HDL)，是工程設(shè)計的第一步，ISE集成的設(shè)計工具主要包括HDL編輯器(HDL Editor)、狀態(tài)機編輯器(StateCAD)、原理圖編輯器(ECS)、IP核生成器(CoreGenerator)和測試激勵生成器(HDL Bencher)等。

　　常用的設(shè)計輸入方法是硬件描述語言(HDL)和原理圖設(shè)計輸入方法。原理圖輸入是一種常用的基本的輸入方法，其是利用元件庫的圖形符號和連接線在ISE軟件的圖形編輯器中作出設(shè)計原理圖，ISE中設(shè)置了具有各種電路元件的元件庫，包括各種門電路、觸發(fā)器、鎖存器、計數(shù)器、各種中規(guī)模電路、各種功能較強的宏功能塊等用戶只要點擊這些器件就能調(diào)入圖形編輯器中。這種方法的優(yōu)點是直觀、便于理解、元件庫資源豐富。但是在大型設(shè)計中，這種方法的可維護性差，不利于模塊建設(shè)與重用。更主要的缺點是：當所選用芯片升級換代后，所有的原理圖都要作相應(yīng)的改動。故在ISE軟件中一般不利用此種方法。

　　為了克服原理圖輸入方法的缺點，目前在大型工程設(shè)計中，在ISE軟件中常用的設(shè)計方法是HDL設(shè)計輸入法，其中影響最為廣泛的HDL語言是VHDL和Verilog HDL。它們的共同優(yōu)點是利于由頂向下設(shè)計，利于模塊的劃分與復用，可移植性好，通用性強，設(shè)計不因芯片的工藝和結(jié)構(gòu)的變化而變化，更利于向ASIC的移植，故在ISE軟件中推薦使用HDL設(shè)計輸入法。

　　波形輸入及狀態(tài)機輸入方法是兩種最常用的輔助設(shè)計輸入方法，使用波形輸入法時，只要繪制出激勵波形的輸出波形，ISE軟件就能自動地根據(jù)響應(yīng)關(guān)系進行設(shè)計;而使用狀態(tài)機輸入時，只需設(shè)計者畫出狀態(tài)轉(zhuǎn)移圖，ISE軟件就能生成相應(yīng)的HDL代碼或者原理圖，使用十分方便。其中ISE工具包中的StateCAD就能完成狀態(tài)機輸入的功能。但是需要指出的是，后兩種設(shè)計方法只能在某些特殊情況下緩解設(shè)計者的工作量，并不適合所有的設(shè)計。

　　2、綜合(Synthesis)

　　綜合是將行為和功能層次表達的電子系統(tǒng)轉(zhuǎn)化為低層次模塊的組合。一般來說，綜合是針對VHDL來說的，即將VHDL描述的模型、算法、行為和功能描述轉(zhuǎn)換為FPGA/CPLD基本結(jié)構(gòu)相對應(yīng)的網(wǎng)表文件，即構(gòu)成對應(yīng)的映射關(guān)系。

　　在Xilinx ISE中，綜合工具主要有Synplicity公司的Synplify/Synplify Pro，Synopsys公司的FPGA Compiler II/ Express， Exemplar Logic公司的LeonardoSpectrum和Xilinx ISE中的XST等，它們是指將HDL語言、原理圖等設(shè)計輸入翻譯成由與、或、非門，RAM，寄存器等基本邏輯單元組成的邏輯連接(網(wǎng)表)，并根據(jù)目標與要求優(yōu)化所形成的邏輯連接，輸出edf和edn等文件，供CPLD/FPGA廠家的布局布線器進行實現(xiàn)。

　　3、實現(xiàn)(Implementation)

　　實現(xiàn)是根據(jù)所選的芯片的型號將綜合輸出的邏輯網(wǎng)表適配到具體器件上。Xilinx ISE的實現(xiàn)過程分為：翻譯(Translate)、映射(Map)、布局布線(Place Route)等3個步驟。

　　ISE集成的實現(xiàn)工具主要有約束編輯器(Constraints Editor)、引腳與區(qū)域約束編輯器(PACE)、時序分析器(Timing Analyzer)、FPGA底層編輯器(FGPA Editor)、芯片觀察窗(Chip Viewer)和布局規(guī)劃器(Floorplanner)等。

　　4、驗證(Verification)

　　驗證(Verification)包含綜合后仿真和功能仿真(Simulation)等。功能仿真就是對設(shè)計電路的邏輯功能進行模擬測試，看其是否滿足設(shè)計要求，通常是通過波形圖直觀地顯示輸入信號與輸出信號之間的關(guān)系。 綜合后仿真在針對目標器件進行適配之后進行，綜合后仿真接近真實器件的特性進行，能精確給出輸入與輸出之間的信號延時數(shù)據(jù)。

　　ISE可結(jié)合第三方軟件進行仿真，常用的工具如Model Tech公司的仿真工具ModelSim和測試激勵生成器HDL Bencher ，Synopsys公司的VCS等。通過仿真能及時發(fā)現(xiàn)設(shè)計中的錯誤，加快設(shè)計中的錯誤，加快設(shè)計進度，提高設(shè)計的可靠性。

　　每個仿真步驟如果出現(xiàn)問題，就需要根據(jù)錯誤的定位返回到相應(yīng)的步驟更改或者重新設(shè)計。

　　5、下載

　　下載(Download)即編程(Program)設(shè)計開發(fā)的最后步驟就是將已經(jīng)仿真實現(xiàn)的程序下載到開發(fā)板上，進行在線調(diào)試或者說將生成的配置文件寫入芯片中進行測試。在ISE中對應(yīng)的工具是iMPACT。

Xilinx ISE軟件特點

　　硅器件，專業(yè)防御級硅產(chǎn)品的傳承使Xilinx成為滿足惡劣環(huán)境和軍事系統(tǒng)嚴格要求的明智選擇。國防級設(shè)備包括擴展溫度范圍和堅固包裝中的全鉛(Pb)組件。

　　Xilinx目前提供兩種設(shè)計工具包。

　　Vivado™是我們最新的設(shè)計套件，支持7系列，Zynq-7000和UltraScale設(shè)備。

　　它經(jīng)過重新設(shè)計，是一個以IP和系統(tǒng)為中心的設(shè)計環(huán)境，旨在加速Xilinx器件的設(shè)計生產(chǎn)力。

　　Xilinx將在明年和未來增加許多先進的設(shè)計流程功能。

　　ISE®是我們的傳統(tǒng)設(shè)計套件。它支持所有現(xiàn)代器件系列，包括7系列FPGA和Zynq-7000 SoC系列。

　　該套件為最新的先進設(shè)計流程提供當前支持，以促進安全，安全，高性能和低功耗解決方案。高級流程包括：隔離設(shè)計流程和動態(tài)部分重新配置等。

　　Xilinx對先進的先進設(shè)計流程進行了大量投資：

　　有關(guān)Xilinx如何解決安全性，安全性和高級設(shè)計流程(包括分區(qū)，動態(tài)部分重配置，隔離設(shè)計流程，合格比特流流程)的更多信息，請參閱 航空電子設(shè)備開發(fā)人員站點，隔離設(shè)計流程頁面和安全解決方案頁面。

　　Xilinx提供一系列業(yè)界領(lǐng)先的嵌入式處理解決方案。

　　Zynq-7000 SoC：我們最新的28nm SoC器件包含一個專用的雙核Cortex-A9處理子系統(tǒng)，通過AXI接口直接連接到FPGA架構(gòu)。

　　該解決方案允許完全獨立的軟件和硬件開發(fā)工作。SoC器件還具有硬件加速和擴展功能，其中嵌入FPGA架構(gòu)的定制IP和外設(shè)緊密集成到處理器子系統(tǒng)并從處理器子系統(tǒng)調(diào)用

　　軟處理器：Xilinx業(yè)界領(lǐng)先的基于FPGA的軟處理器，基于32位RISC Harvard架構(gòu)，具有高級架構(gòu)選項，如AXI或PLB接口，存儲器管理單元(MMU)，指令和數(shù)據(jù)端緩存，可配置流水線深度，浮動 - 點單位(FPU)等等。

　　它包含在IDS嵌入式版本中，并且在Xilinx的所有現(xiàn)代器件系列中均受支持。高度靈活的架構(gòu)，以及針對嵌入式應(yīng)用優(yōu)化的豐富指令集，以最低的系統(tǒng)成本提供您所需的精確處理系統(tǒng)